Auf der DVCon Europe: „Das muss man sehen!” Tutorium und Vorführung von Aldec zur Übernahme von Easier UVM zur Ermöglichung FPGA-basierter Beschleunigung

05/11/2015 - 16:48 von Business Wire
Auf der DVCon Europe: „Das muss man sehen!” Tutorium und Vorführung von Aldec zur Übernahme von Easier UVM zur Ermöglichung FPGA-basierter Beschleunigung

Aldec, Inc., ein Pionier im Bereich gemischte HDL-Sprachsimulationen und hardwareunterstützte Lösungen für System- und ASIC-Designs, unterstützt die zweite jährliche Konferenz DVCon Europe, die am 11. und 12. November 2015 in München stattfindet. Aldec wurde nicht nur ausgewählt, um ein technisches Tutorium zur UVM-Beschleunigung zu präsentieren, sondern zeigt auf der Konferenz auch Live-Demonstrationen im Rahmen der Präsentation hardwareunterstützter Verifizierungsmöglichkeiten von UVM nach den Easier-UVM-Richtlinien von Doulos Ltd. John Aynsley, Chief Technology Officer von Doulos und Pionier der UVM-Norm, sagt:„Ich freue mich, dass Aldec unseren Easier-UVM-Ansatz als hervorragenden Startpunkt und Lernhilfe unterstützt.”

Der Schwerpunkt des 90-minütigen Tutoriums liegt auf der Nutzung von Easier UVM und SCE-MI. So können Teams erste Schritte mit UVM unternehmen und zudem ihre UVM-Verifizierungsumgebungen zukunftssicher machen, indem sie diese gleich von Beginn an so gestalten, dass Beschleunigungen möglich sind. Angesichts des Wachstums bei FPGA-basierten Emulationen wird die Simulationsbeschleunigung vielerorts eingeführt. Das Tutorium kommt also zum richtigen Zeitpunkt. Es erklärt, dass auch Unternehmen, die UVM spät eingeführt haben, bei der nächsten Welle der Mainstream-Emulation die Nase vorn haben können, wenn sie für Beschleunigungen bereit sind.

Alex Grove, Experte für Verifizierungen bei Aldec, wird nach einer Einführung durch Doulos zu Beginn der DVCon-Konferenz ein praktisches Beispiel für die Nutzung von Easier UVM geben. „Viele Verifizierungsteams sind eventuell schon mit den potentiellen Vorteilen der FPGA-basierten Verifizierung vertraut”, sagt Grove. „Es gibt jedoch wenige Materialien darüber, wie man FPGAs für Mainstream-Verifizierungsmethoden wie UVM nutzt; unser Tutorium soll diese Lücke schließen.” Krzysztof „Chris” Szczur, Mitverfasser des Tutoriums, fügt hinzu: „In dem Tutorium wird Alex eine UVM-Testumgebung erläutern, in der Beschleunigungen aufgrund der Nutzung der Accellera-SCE-MI-Norm und von Easier UVM möglich sind. Die Firmenvertreter werden erfahren, wie mit diesem Ansatz in Simulationen Tests durchgeführt und dann mit Hilfe von Aldecs SCE-MI-Compiler über einen FPGA-Koemulator beschleunigt werden können.”

Die Einführung von UVM erfolgt uneinheitlich. Viele Verifizierungsteams müssen dabei noch Hürden überwinden – etwa die Lernkurve und die Notwendigkeit größerer Datendurchsätze bei der Simulation. Der Code-Generator und die Easier-UVM-Richtlinien können für die Lernkurve natürlich hilfreich sein, doch haben Ingenieure von Aldec Easier UVM außerdem für den internen Gebrauch übernommen. So kann eine Verifizierungs-IP, die Beschleunigungen ermöglicht, schneller und präziser erstellt werden. Aldec wird während der DVCon die Früchte dieses Ansatzes an seinem Ausstellungsstand präsentieren. Das Unternehmen wird die Simulation mit Riviera Pro und die Koemulationslösung HES-DVM zeigen.

Aldec unterstützt die neue Konferenz DVCon Europe begeistert. „Es ist wichtig, dass europäische Verifizierungsteams die Vorteile der neuesten Tools und Methoden nutzen, und zwar einschließlich UVM”, sagt Mirek Marciniszyn, Executive Director of Operations bei Aldec. „Wir unterstützen die Gründung und das Wachstum der DVCon Europe und wünschen ihr im zweiten Jahr ihres Bestehens alles Gute.”

Für die Easier-UVM-Tutorials von Aldec und Doulos müssen sich die Teilnehmer als Vertreter der DVCon Europe anmelden (gebührenpflichtig). Details finden Sie auf http://dvcon-europe.org/registration.

Mehr über UVM und die Easier-UVM-Richtlinien sowie den Code-Generator erfahren Sie unter http://www.doulos.com/knowhow/sysverilog/uvm/.

Über Aldec Hardware Emulation Solutions (HES)

HES-7™ bietet Teams für SoC/ASIC-Hardware-Verifizierung und Software-Validierung eine äußerst leistungsfähige, skalierbare und für vielfältige Zwecke einsetzbare FPGA-basierte Plattform. HES-7 wird inklusive HES-DVM weltweit in Laboren für diverse Aufgaben eingesetzt: Simulationsbeschleunigung, Emulationen, hybride virtuelle Prototypen, Koemulationen, Prototyping mit Hochgeschwindigkeit und Software-Validierung bei MHz-Geschwindigkeiten. Erfahren Sie mehr über Aldec Hardware Emulation Solutions.

Über Aldec

Die 1984 gegründete Firma Aldec gehört zu den führenden Unternehmen für elektronische Designverifizierung und bietet ein patentiertes Technologiepaket mit folgenden Komponenten: RTL-Design, RTL-Simulatoren, hardwaregestützte Verifizierung, SoC- und ASIC-Prototyping, Emulationen, Design Rule Checking, Clock Domain Crossing, VIP Transaktoren, Requirements Lifecycle Management, Funktionsverifizierung gemäß DO-254 sowie Lösungen für militärische Anwendungen sowie für Luft- und Raumfahrt. www.aldec.com

Aldec ist eine eingetragene Marke von Aldec Inc. Alle anderen Marken und eingetragenen Marken sind Eigentum ihrer jeweiligen Inhaber.

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Contacts :

Aldec, Inc.
Christina Toole, +1 702-990-4400
christinat@aldec.com


Source(s) : Aldec, Inc.

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