Fehlererkennungsverfahren in seriellem Datenstrom

13/03/2013 - 11:38 von Michael S | Report spam
Hi Leute,
Fehler in einem seriellen Datenstrom (SPI) sollen per CPLD/FPGA erkannt,
aber nicht korrigiert werden.
Der Datenstrom besteht aus einzelnen Paketen, welche jeweils 14 Bit lang
sind. Jedes dieser Pakete soll einzeln gesichert werden.

Einfaches Parity ist zu unsicher.

Ich weiß noch aus der Codierungsvorlesung, dass die meisten Verfahren
bei größeren Datenblöcken deutlich weniger Overhead erzeugen. Leider
kommen größere Datenblöcke hier nicht in Frage.

Welche Verfahren kommen hier noch in Frage, wenn man z.B. 3 oder 4 Bit
für die Fehlererkennung extra spendieren möchte?
Es wàre super, wenn mindestens 2 Bitfehler sicher erkennbar sind.
Zur Codierung/Decodierung steht ein CPLD zur Verfügung. Allerdings hàlt
sich der verbleibende Platz darin sehr in Grenzen. Es sollte also ein
Verfahren sein, dass wenig Resourcen und wenige Takte frisst.

Michael
 

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#1 Juergen Weinelt
13/03/2013 - 11:51 | Warnen spam
Michael S wrote:
Es wàre super, wenn mindestens 2 Bitfehler sicher erkennbar sind.



Ein ganz passabler Anfang (Lesen der Querverweise ist nicht verboten :->)
findet sich hier:

http://de.wikipedia.org/wiki/Fehler...rerkennung

Jürgen Weinelt

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