FPGA Schaltplaneditor

08/02/2009 - 22:30 von Frank Buss | Report spam
Hat schonmal einer den Schaltplaneditor von den diversen
FPGA-Synthesizerprogrammen verwendet? Ich habe letztens den von Quartus
ausprobiert, hauptsàchlich da ich mir dachte, daß man damit besser die
Struktur eines Systems visualisieren und dokumentieren kann, als per reinem
VHDL. Erstmal nur für Hauptebene und nur bei einigen größeren Entities auch
für die Ebene darunter. In dieser Kombination ist das eine gute Idee, denke
ich: Die Entities mit vielen und komplexen Prozessen schreibt man weiterhin
in VHDL, da das als Diagramm recht unübersichtlich werden würde, erzeugt
ein Symbol daraus und die in VHDL redundante und umstàndliche
Verdrahtungsarbeit der Entities untereinander macht man grafisch im
Schaltplaneditor. Kleinere Dinge, wie Inverter usw., kann man aber direkt
mit ins Diagramm einbauen.

Was haltet ihr davon? Ich finde es von der Idee her gut, aber der
Schaltplaneditor von Quartus ist noch schlimmer als Eagle. Hierarchisches
Arbeiten ist zwar möglich, aber wenn man z.B. mal einen Pin mehr oder
weniger an einem Symbol haben will, muß man eine Textdatei manuell
editieren, denn es gibt keine forward/backward Anpassung zwischen VHDL und
Symbol. Man könnte das Symbol zwar neu generieren, aber dann sind natürlich
alle manuell gemachten Verschiebungen für Gruppierungen oder andere
Positionen der Pins weg. Also noch verbesserungswürdig. Sind die Editoren
von Xilinx, Actel, Lattice usw. besser?

Frank Buss, fb@frank-buss.de
http://www.frank-buss.de, http://www.it4-systems.de
 

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#1 M.Randelzhofer
08/02/2009 - 23:03 | Warnen spam
Der HDL Designer von Mentor macht genau sowas.
Ist leider teuer.
In Grosskonzernen arbeiten die Leute damit, um besser dokumentieren zu
können.
Mit dessen Hilfe hab ich mich schon in so einige fremde Designs
reingearbeitet, und bilde mir ein damit schnell klargekommen zu sein.
(Allerdings waren da immer die Core-Entwickler auch greifbar, und Rückfragen
gibts da immer...)

Also kein schlechtes Tool, aber massenweise Programmierfehler, die Xilinx SW
EDK oder gar ISE sind eine Erholung dagegen.

Und die verschiedenen Versionen sind auch nicht gerade kompatibel, wenn man
Designs über viele Jahre aufheben und vielleicht sogar pflegen soll, ist
reines VHDL oder Verilog wohl am einfachsten.

Eine gute Doku zum Design (und im Design) brauchts allemal, sodass andere da
was àndern können.


MIKE

www.oho-elektronik.de
OHO-Elektronik
Michael Randelzhofer
FPGA und CPLD Mini Module
Klein aber oho !
Kontakt:
Tel: 08131 339230

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