Multilayer-Layout, BGA, FPGA...

03/08/2012 - 22:06 von Michael Eggert | Report spam
Moin!

Da es wohl kein passendes kleines Modul mit Cyclone IV GX fertig gibt,
muss ich wohl selbst was bauen. Allerdings wird das mein erstes
Projekt mit nem größeren FPGA, mit BGA und mit Multilayer. Also hàtte
ich mal ein paar dumme Fragen...

Es soll ein Platinchen in der Größe von etwa 40x60mm werden, wie
gesagt mit dem Cyclone IV GX (22x22H4 Bàlle im 1mm Raster), dem
Config-Flash, Spannungsreglern, Oszillator und auch den richtigen
(mich interessierenden) Signalen auf zwei HF-geeigneten
Steckerleisten. Wenns vom Platz hinhaut, kommt noch ein SDRAM drauf,
sonst nicht.

Da ich nicht wirklich viele Anschlüsse des FPGA brauche, hoffe ich mit
4 Layern und ohne blind/buried vias auszukommen. Ich hàtte im Bereich
des FPGA also nur:

Top: FPGA, Signale aus ein paar àußeren Pinreihen
Innen1: GND
Innen2: VCC, VCCIO
Bottom: Signale, Kondensatoren

-> Ist das gut so, oder sollte man GND und VCC tauschen?


Wenn ich nun Via für ein Signal brauche, also von Top nach Bottom,
dann macht Eagle dafür recht große Löcher in die Masse-/VCC-Flàche auf
den inneren Lagen. Anscheinend geht Eagle davon aus, daß der Fertiger
auch auf den inneren Lagen Pads um das Via belichtet (es gibt ja nur
eine Layer "Vias"), auch wenn die Durchkontaktierung innen nur
durchgeht ohne angeschlossen zu sein.

-> Ist es technisch notwendig, auf Innenlagen Pads um durchgehende DK
zu setzen?

-> Falls nein, wie bringe ich Eagle dazu, zwischen angeschlossenen und
nicht angeschlossenen DK zu unterscheiden?


Vermutlich (je nach Fertiger) werde ich wohl keine Leiterbahnen
zwischen Pads (O) und DK (X) durchbekommen:

O O O
|
| X
| /
O | O O
\
X \
/ \
O O | O
|
|

Dann wàre es aber praktisch, bei Nachbarn mit gleichem Potential (VCC,
GND) eine DK zu sparen und dadurch Platz zu gewinnen:

O O O
|
`.
|
O O | O
/ |
X |
/ |
O O | O
|
|

-> Macht man das sowieso, gerne, wenns sein muss, ungern, gar nicht?
Immerhin geht dann mehr Strom durch die kleine DK (Erwàrmung,
Impedanz,...).


Zum Schluss:
-> Welchen Abstand sollte man (bei einer so kleinen Platine) zwischen
BGA und Rand lassen?

Und falls jemand eine Multilayer-Howto kennt...

Dank und Gruß,
Michael.
 

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#1 Michael Schwingen
04/08/2012 - 12:10 | Warnen spam
On 2012-08-03, Michael Eggert wrote:
Vermutlich (je nach Fertiger) werde ich wohl keine Leiterbahnen
zwischen Pads (O) und DK (X) durchbekommen:

O O O
|
| X
| /
O | O O
\
X \
/ \
O O | O
|
|



Musst Du durchrechnen - 0.2mm/0.2mm (Kupferbreite / Abstand) mit 0.2mm
Bohrung sollte einigermaßen Standard sein, da bekommst Du bei 1mm-Raster
gerade eine Leiterbahn zwischen 2 Balls durch, wenn ich mich nicht
verrechnet habe. Das heisst aber auch, wenn ein Via zwischen 4 Balls sitzt,
passt da keine Leiterbahn mehr dazwischen, alle "inneren" Reihen müsstest Du
also per Via ankoppeln und auf einer anderen Lage als Top vom BGA wegführen.
Ob das auf 4 Lagen geht, hàngt davon ab, wieviele Reihen das BGA hat und
welche der Balls Du wirklich brauchst.

Dann wàre es aber praktisch, bei Nachbarn mit gleichem Potential (VCC,
GND) eine DK zu sparen und dadurch Platz zu gewinnen:

O O O
|
`.
|
O O | O
/ |
X |
/ |
O O | O
|
|

-> Macht man das sowieso, gerne, wenns sein muss, ungern, gar nicht?
Immerhin geht dann mehr Strom durch die kleine DK (Erwàrmung,
Impedanz,...).



Impedanz ist das Problem. Wenn Du irgendwas in Richtung Highspeed vorhast,
würde ich das sein lassen.

Du kannst evtl. etwas spielen und die Vias der àußersten Reihen nach außen
setzen, so daß Du an einer Stelle pro Seite Platz bekommst, um ein Signal
auf Top durchzufàdeln. Was geht hàngt da extrem von der Pinbelegung ab.

cu
Michael

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