Problem mit Xilinx-ISE und FPGA

03/12/2009 - 16:16 von Mathias Weierganz | Report spam
Ich habe angefangen, mich mit den Xilinx Spartan FPGAs zu beschàftigen.
Ich benutze die Xilinx ISE9.2 um ein Design für einen XC3S200 zu
erzeugen (VHDL) und bin jetzt auf folgendes Problem gestoßen:
Zur Erzeugung eines schnellen internen Taktes benutze ich den DCM
(Digital Clock Manager). Wenn ich aber die Taktquelle für den DCM zuvor
noch durch Logik laufen lasse (konkret teile ich den Eingangstakt durch
6 und möchte auch noch zwischen zwei Taktquellen selektieren können)
kommen beim Übersetzen immer diese Fehlermeldungen:

ERROR:NgdBuild:455 - logical net 'clk10mhz' has multiple driver(s):
pin O on block clk10mhz1 with type LUT3,
pin PAD on block clk10mhz with type PAD
ERROR:NgdBuild:924 - input pad net 'clk10mhz' is driving non-buffer
primitives:
pin O on block clk10mhz1 with type LUT3

Ich kann das umgehen, indem ich das ausgewàhlte Clock-Signal auf einen
Ausgang gebe und an einem damit verbundenen Eingang wieder einlese. Ich
möchte das Problem aber lieber ordentlich lösen.
An welcher Stelle muss ich was tun?..

Mathias
 

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#1 Thomas Reinemann
03/12/2009 - 17:13 | Warnen spam
Mathias Weierganz wrote:

Ich habe angefangen, mich mit den Xilinx Spartan FPGAs zu beschàftigen.
Ich benutze die Xilinx ISE9.2 um ein Design für einen XC3S200 zu
erzeugen (VHDL) und bin jetzt auf folgendes Problem gestoßen:
Zur Erzeugung eines schnellen internen Taktes benutze ich den DCM
(Digital Clock Manager). Wenn ich aber die Taktquelle für den DCM zuvor
noch durch Logik laufen lasse (konkret teile ich den Eingangstakt durch
6 und



Der DCM kann auch einen Takt teilen.


möchte auch noch zwischen zwei Taktquellen selektieren können)


Dafür gibt es Takt Multiplexer

kommen beim Übersetzen immer diese Fehlermeldungen:
ERROR:NgdBuild:455 - logical net 'clk10mhz' has multiple driver(s):
pin O on block clk10mhz1 with type LUT3,
pin PAD on block clk10mhz with type PAD



Da hast du zwei Ausgànge mit einander verbunden, das ist nicht erlaubt.

Tom

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